3次元実装でSoC並みの性能を実現したSISの技術紹介

2008/12/22

イントロダクション

SoCは開発費の高騰、パワーの増大、大容量メモリ混載が困難など年々、開発数が減少している。一方、SiPでは携帯などの小型情報機器により実装面の集積度は上がっているものの、性能面ではSoCの対極には至っていない。また、設計環境・消費電力面では課題も多い。システム・イン・シリコン（以下 SIS）は3次元実装でSoCに近い性能とインターフェーズ部の電力削減を実現し、Si-LSIの設計環境を流用することによって設計保証が可能なプラットフォームである。

1.　構造
2つのベアチップ（ここでは専用メモリSISRAMとASIC）をマイクロバンプとシリコンインターポーザーを使い実装する。マイクロバンプをビア、シリコンインターポーザをグローバル配線、各アプリケーションチップをローカル配線でレイアウトされたマクロまたはIPと考えれば、SoCアーキテクチャに近い構造にとらえることができる。設計面からは階層設計の構造となる。つまりマルチチップでありながら、商業EDAツールの設計環境を踏襲でき、論理保証、タイミング保証、テスタビリテｲ向上が容易である。ユーザはマルチチップ、シングルチップの区別なく、従来の設計環境下でSIS開発を行うことになる。各チップには実績ある最小コストのプロセスが選択可能、かつ、異種デバイスを容易に積層することが可能になる。

　　　　　　　　　　　　　　　　　　　　図１　SISの基本アーキテクチャ

2.　大容量メモリ混載と高転送レートの両立
128MbからGbitクラスの大容量メモリを搭載しつつ、高転送レートを実現するためのSiSソリューション例を図２に示す。、シリコンインターポーザとマイクロバンプで512ビット幅を持つ専用メモリSISRAMを3次元実装することによりDDR方式並み性能を実現可能である。
通常SoCでは混載DRAMのバス幅を広げて高転送レートを実現しているが、容量面ではDDR方式と比較して不利になる。一方、DDR方式は容量面では有利だが、現状IO幅は64ビット程度しか取れず、専用高速インターフェイスを使うため、特にボード設計が難しい。また、インターフェース部の消費電力増加も問題となっている。このように、128MbからGbitクラスの大容量メモリを搭載しつつ、転送レートが6GB/S以上の市場要求にはSoCやSiPでもDDRでも満たすことは容易ではない。これらの要求を満たすのがSiSソリューションである。

　　　　　　　　　　　　　図2　DDR方式とSISアーキテクチャの比較

3．SISの発展性　
SISは貫通電極技術を利用することにより、3次元の積層メモリを搭載し、数Gビット以上の容量を実現可能である。また、マイクロバンプの狭ピッチ化（20ミクロン）を推進し、30GB/Sの高速転送レートも対応可能である。図３はDRAMとFLASHを混載しさらにシリコンインターポーザーに貫通電極を設け実装密度を上げていく次世代モデルのイメージである。

　　　　図3　DRAMおよびFLASH混載したSISモデル

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