以下に紹介する事例は、私たちの顧客サービスを通じて体験した、実際の設計事例です。
　　　　　　 これらの設計事例では設計マージンを削減し、設計品質向上について取り組み、効果的な代替手法を検討しました。

 

設計マージンがもたらす意図しない結果その５： 設計フェーズ内でのマージン

　 設計フェーズ内でのいくつかのマージンとは、セットアップ、ホールド、クロックジッタ、PLLジッタ、そしてチップ内変数等のマージンを差します。これらのマージンの大部分は高精度なシミュレーション環境の未整備によるものであると考えられます。仮にここに、PLLのポストレイアウトシミュレーションを高精度に実現できるシミュレーション環境があるとしたら、その環境が設計マージンは削減できることを提示してくれることでしょう。同様に、ホールドマージンは、STA環境がタイミング数値の実測値から15％-20%外れていることに起因しているということがわかります。結果として、このような精度の粗さを補完するために大きな設計マージンが付加されることになります。このような検証環境で回路のクロック全体を検証する高精度のシミュレーション環境が準備されていたら、少なくともホールドマージンの一部は不要であったはずです。

mSPICE によるソリューション

　PLL検証における問題のひとつに、パラスティックを考慮した検証時間の問題があります。時には4 CPU/64 bitマシンでシミュレーションを実行しても、100時間以上要することがあります。例えば、4,300トランジスタ、800,000RCのPLLをトランジェントタイム50usで検証した場合、4 CPUマシンでも135時間を要します。このような検証を高速高精度に実行できるシミュレータは、現在のところmSPICEのみであると考えます。

デバイスモデリング／RC抽出の高精度な実証

　mSPICEが大規模なポストレイアウト抽出ネットリストを取り扱える性能を有することで、デバイスモデリング/RC抽出の精度は、検証全体の精度を決定づける極めて重要な要素となっています。
　よく見られるケースとして、抽出ツールが読み込む寄生キャパシタンステーブルは、十分な実験的な実証をすることなく、2Dもしくは3Dデバイスシミュレータで生成、キャリブレーションされます。言い換えるとBSIMxやルックアップテーブルモデルは正確では無いということになります。我々は、次のような実証フローの確立を提唱します。テストチップ設計とレイアウトから抽出されたネットリストのmSPICEシミュレーションです。 通常テストチップは、多くの（例として121）多段リングオシレータ（RO）を包含しています。ROのひとつが、反転ステージ間で短く単純な接続としてリファレンスとなります。他のROは反復的で長い接続を有し、異なるパラスティックキャパシタンスの接続を構成します。
　以下に示す図5がその回路図です。この目的はRO周波数と波形変化の影響を調べることです。仮にここで抽出ツールを用いてROを抽出し、mSPICEでシミュレーションした場合、実験的に実証されたRC抽出とデバイスモデルが得られ、シミュレーション結果とテストチップ上の製造されたROからの実測値とが比較できる、という環境を構築します。

図5 リングオシレータを使用したモデル/抽出精度のキャラクタライズ概念図

結論
　設計チームは常にチップテープアウトの納期に縛られた中で設計業務に携わっています。しかしながら、新しいプロセスノードに取り組む毎に、適切な歩留まりのチップを、エンドユーザーが示す消費電力条件内で、予定通りの性能を出すために、設計マージンや設計制約条件を付加する余地は少なくなってきています。仮に45nm設計で既にきつくなっているとすれば、次世代のプロセスノードでは、その難易度はより高くなることは間違いありません。
高精度なシミュレーションと実証に対する全く新しいアプローチが、競争の激しいセミコンダクター業界を生き抜くために不可欠です。ここに我々のmSPICEによるプラットフォームの必要性があります。このプラットフォームは、検証における性能と精度のバランスを最も望まれるかたちで提供します。つまり一方では、HSPICEのような伝統的な回路シミュレータの100％精度を実現しながら、もう一方では、超高速の方程式ソルバをツールに組み入れ、HSIMのようなFast型シミュレータの機能を実現しています。もちろんmSPICEは、後者のFast型シミュレータとは異なり、この場合でも精度を犠牲にすることはあり得ません。

※記載されている製品名などの固有名詞は、各社の商標または登録商標です。

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