設計マージンがもたらす弊害についての一考察

Moazzem Hossain (CEO, Fastrack Design Inc.)

はじめに

　 Time to Marketを優先し、タイミング収束における様々な課題を克服する手段として、大きな設計マージンがLSI設計フローに適用されてきましたが、65nm以降の最先端のSoC設計で、私たちはいくつかの問題点を見てきています。 90nmではスラックに余裕のある設計手法であったとしても、45nmや32nmの設計において設計マージンを確保することは製品パフォーマンス向上の足枷になります。さらに、チップ面積の増加、配置配線の設計効率低下、そしてますます厳しくなる消費電力バジェットの費消、等、様々な課題が内包されています。 設計マージンを削るには、前もっての精緻なモデリング技術や大規模設計ブロックの高精度なシミュレーション技術が求められます。設計者が過剰な設計マージンを採らざる得ない理由としては、以下の３つの要素が考えられます。

a) BSIMxモデルにおいてトランジスタや他のデバイスに対するモデリング精度が悪い
b)ポストレイアウト抽出技術の精度が悪い
c) 数百万エレメント超の大規模ネット回路検証技術が未整備なことにより設計マージンを設定しない影響の　迅速な検証が不可能

(a)および (b) については、ファブレスデザインハウスの設計技術者には、プロセスファブから提供されるモデルと、ベンダから提供される抽出ツールに依存している以上、コントロール不能な項目であるため、設計マージンについて私たちが最重要課題と考える(c)項について、回路シミュレータmSPICEを活用することでの解決策を具体的な設計例を挙げながら提案します。設計技術者はこれらの事例を学ぶことで、精度の粗さが抱える問題を理解し、設計マージンに対する別の見方ができるようになることでしょう。

※記載されている製品名などの固有名詞は、各社の商標または登録商標です。

製品・技術トップへ戻る